【導讀】近日，Xilinx發布了兩則重要消息：一是首款20nm FPGA投片，另一個則是其宣布采用的一種全新的架構——UltraSCALE，在FPGA中加入重要的ASIC技術，并會按重要客戶的需求來預設計，這將給業界高端芯片帶來一次重組與洗牌。
近日，可編程器件領導廠商Xilinx發布了兩則對于半導體業來說相當重要的消息：一是首款20nm FPGA投片，這是除英特爾外首個在第三方代工廠投片的20nm高端芯片；而另一個我認為更重要的是Xilinx宣布采用了一種全新的架構——UltraSCALE，在FPGA中加入重要的ASIC技術，并會按重要客戶的需求來預設計，這是直指ASIC/ASSP最核心的極高端應用，這可能帶來一次業界在高端芯片的重組與洗牌。
Xilinx這個大變革的背后是，谷歌、Facebook、騰訊、百度和阿里等互聯網大數據公司都開始尋求自已定制核心芯片，而不會購買標準的商業芯片，因為他們的最核心的競爭力就在數據信息的把控。FPGA中加入重要的ASIC技術，突破了傳統FPGA在系統吞吐量上的瓶頸，但是又比ASIC靈活，研發速度快，這種全新的架構將受到這些互聯網大數據巨頭的青睞。當然，除了這些互聯網巨頭外，傳統的設備廠商也需要快速定制網絡核心的芯片，因為他們的客戶——電信運營商/網絡運營商也需要大量定制，但是傳統ASIC的方式在半導體工藝進入20nm后，沒有量的支持成本根本無法負擔，所以，這種FPGA中融入ASIC的方式正好滿足了新形成下的需求。
圖1：Xilinx對UltraScale架構進行了數百項設計提升，加入重要的ASIC技術
UltraScale架構在完全可編程架構中應用尖端的ASIC技術，能從20nm平面FET擴展至16nm FinFET甚至更先進的技術，并可從單芯片電路擴展為3D IC。UltraScale架構不僅可以解決傳統FPGA系統總吞吐量擴展和時延方面的局限性，而且還能直接突破高級節點上的頭號系統性能瓶頸，即互連問題。它是如何實現的呢？
首先，提供了類似ASIC的時鐘功能。
UltraScale架構中可提供類似ASIC的多區域時鐘功能，使得設計人員現在可以將系統級時鐘放在整個晶片的任何最佳位置上，從而使系統級時鐘歪斜降低多達50%。將時鐘驅動的節點放在功能模塊的幾何中心并且平衡不同葉節點時鐘單元(leaf clock cell)的時鐘歪斜，這樣可以打破阻礙實現多Gb系統級性能的一個最大瓶頸。UltraScale架構的類似ASIC時鐘功能消除了時鐘放置方面的一切限制并且能夠在系統設計中實現大量獨立的高性能低歪斜時鐘資源，而這正是新一代設計的關鍵要求之一。這是與前幾代可編程邏輯器件所采用的時鐘方案的最大不同之處，而且實現了重大改進。
其次，提供了新一代路由：以應對大數據時代網絡中心的海量數據流挑戰。
對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求而言，互連問題已經成為影響系統性能的頭號瓶頸。
我們來做個類比。位于市中心的一個繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車輛正試圖掉頭，所有交通車輛試圖同時移動。這樣通常就會造成大堵車。現在考慮一下將這一十字路口精心設計為現代化高速公路或主干道，情況又會如何。道路設計人員設計出了專用坡道（快行道），用以將交通流量從主要高速路口的一端順暢地疏導至另一端。交通流量可以從高速路的一端全速移動到另一端，不存在堵車現象。下面的兩幅圖說明了這一觀點：
圖2：提供了新一代路由：以應對大數據時代網絡中心的海量數據流挑戰
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Xilinx為UltraScale架構加入了類似的快速通道。這些新增的快速通道可供附近的邏輯單元之間傳輸數據，盡管這些單元并不一定相鄰，但它們仍通過特定的設計實現了邏輯上的連接。這樣，UltraScale架構所能管理的數據量就會呈指數級上升，如下圖所示。
圖3：UltraScale架構所能管理的數據量呈指數級上升
通過UltraScale架構提供的高布線效率從根本上完全消除了布線擁塞問題。結果很簡單：只要設計合適，布局布線就沒有問題。這樣也使器件利用率達到90%以上，且不降低性能或增加系統時延。
第三，實現了快速、智能的處理
從噪聲中提取更多信號，創建更加逼真的畫面，以及應對無止境的數據包流量增長，所有這些都在對智能處理性能提出更高要求。與此同時，還要將成本控制在規定的預算范圍內，這樣就給設計帶來了諸多實際限制。簡言之，市場需要以更少的成本實現更高的系統性能，這是大多數電子產業永恒不變的趨勢。
UltraScale架構最新的27x18位乘法器和雙加法器以及關鍵路徑優化功能顯著提升了定點和IEEE 754標準浮點算法的性能與效率。UltraScale架構能夠讓雙精度浮點運算的資源利用率實現1.5倍的效率提升，并具有更多的DSP資源數量，因此可以滿足新一代應用在TMAC處理性能和集成方面的要求，并實現最優價格點。
UltraScale架構經過專門優化，可解決以數百Gbps速率運行的包處理功能有關的關鍵路徑瓶頸問題，這些功能包括：誤差校正與控制（ECC）、循環冗余校驗（CRC）以及前向糾錯（FEC）。增強型DSP子系統，與硬化的100 GbE MAC和Interlaken接口以及賽靈思SmartCore 包處理與流量管理IP完美結合在一起，采用最佳封裝，能夠實現線速高達數百Gbps的包處理功能。
第四：努力滿足新一代系統的系統級功耗要求
建立在原有低功耗All Programmable邏輯器件之上，UltraScale架構通過半導體工藝以及通過芯片與軟件技術實現的寬范圍靜態與動態電源門控還可將系統總功耗降低至賽靈思7系列FPGA（業界最低功耗的All Programmable器件）的一半。
圖4：采用UltraScale架構實現最低總功耗
降低功耗對設計人員來說意味著兩件事：（1）更低的功耗預算和散熱管理要求；（2）更高的速度。這兩點對滿足新一代應用不斷提高的要求極為重要。
綜上所述，全新的FPGA+ASIC架構，與之前的固化在FPGA中的一些加速器完全不同，它是對整個架構的改革。新一代基于UltraScale架構的FPGA將會迎接以下這些最新應，包括： 帶智能包處理和流量管理功能的400G OTN；帶智能波束形成功能的4X4混合模式LTE和WCDMA無線電；帶智能圖像增強與識別功能的4K2K和8K顯示屏 ；用于智能監視與偵查(ISR)的最高性能系統 ；數據中心使用的高性能計算應用等。
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