【導讀】本文將說明多路復用器輸入端的建立瞬變（由多路復用器輸出端的大尺度開關瞬變引起）導致需要較長采集時間，使得多通道數(shù)據(jù)采集系統(tǒng)的整體吞吐量顯著降低。然后，本文將著重闡述使輸入建立時間最小化以及提高數(shù)據(jù)吞吐量和系統(tǒng)效率所需的設計權衡。
在多通道多路復用數(shù)據(jù)采集系統(tǒng)中，增加每個ADC的通道數(shù)量可改善系統(tǒng)的整體成本、面積和效率。現(xiàn)代逐次逼近寄存器模數(shù)轉換器(SAR ADC)具有高吞吐量和高能效，使得系統(tǒng)設計人員能夠實現(xiàn)比以往更高的通道密度。
什么是多通道DAQ？如何衡量多通道DAQ的性能？
多通道數(shù)據(jù)采集(DAQ)系統(tǒng)是一個與多路輸入（通常是傳感器）接口的完整信號鏈子系統(tǒng)，其主要功能是將輸入端的模擬信號轉換為處理單元可以理解的數(shù)字數(shù)據(jù)。多通道DAQ系統(tǒng)的主要組成部分有模擬前端子系統(tǒng)（緩沖器、開關元件和信號調理模塊）、模數(shù)轉換器(ADC)及數(shù)字接口。對于高速精密轉換器，開關元件（通常是多路復用器）放置在ADC驅動器和轉換器本身之前，以利用現(xiàn)代ADC的先進性能。SAR ADC兼具高速度和高精度性能，是這些應用最常用的ADC類型。
圖1. 典型的基于SAR ADC的多路復用數(shù)據(jù)采集系統(tǒng)框圖
用于工業(yè)和醫(yī)療應用的高通道密度精密DAQ系統(tǒng)致力于將最多的通道壓縮到盡可能小的區(qū)域中。通過如下手段，多路復用DAQ系統(tǒng)一般可以實現(xiàn)高密度、高吞吐量和良好的能效：
1.使用高速精密SAR ADC
2.每個通道使用最低采樣速率
3.最大程度提高SAR ADC轉換器利用率，其中：
n為通道數(shù)。對每個轉換器而言，多通道數(shù)據(jù)采集系統(tǒng)的總吞吐量由下式給出：
這表明多通道DAQ系統(tǒng)的總吞吐量不僅取決于SAR ADC的速度和分辨率，還取決于此轉換器的利用情況。
延遲如何影響多通道DAQ系統(tǒng)的性能？
在有建立延遲的情況下，ADC的實際采樣和轉換周期會增加一項td，導致轉換器的實際最大采樣速率由下式給出：
其中TADC是ADC每個樣本的采樣周期（大多數(shù)ADC數(shù)據(jù)手冊通常都會提供，更常見的形式是SAR ADC采樣速率的倒數(shù)，以"秒/樣本"為單位）。對于非零延遲td，多通道DAQ系統(tǒng)的實際最大采樣速率總是小于轉換器采樣速率，導致轉換器利用率始終低于100%。由此可以明白，采樣和轉換周期上增加的任何延遲都會降低轉換器的利用率。當與前面關于總吞吐量的表達式聯(lián)系起來時，多通道DAQ可以容納的最大通道數(shù)量就會減少。總之，任何建立延遲都會降低多通道DAQ系統(tǒng)的通道密度和/或總吞吐量。
什么是多路復用器輸入切換毛刺和輸入建立時間？
當多路復用器從一路輸入切換到另一路輸入時，輸出仍然有前一輸入通道的記憶，其表現(xiàn)形式為多路復用器的輸出負載電容和寄生漏極電容中存儲的電荷。這對于高容性負載（例如ADC驅動器和ADC本身）更為明顯，因為這些存儲的電荷沒有低阻抗路徑可以走。甚至可以說這些電荷被困住了，原因是輸出為容性，并且現(xiàn)代多路復用器采用先開后合(BBM)機制，故多路復用器具有高阻抗。只有切換到下一路輸入，這些電荷才能被釋放電。
圖2. 切換前狀態(tài)（左），切換后，發(fā)生電荷共享，迅速引起電壓下降ΔV（右）
切換后，輸入電容CA將并聯(lián)到輸出電容COUT。然而，CA和COUT最初可能處于不同的電位，這將導致CA和COUT之間發(fā)生電荷共享。對于超高帶寬多路復用器，電荷共享幾乎立即發(fā)生，導致多路復用器輸入端出現(xiàn)高頻毛刺。此毛刺的幅度ΔV由下式給出：
其中ΔVC是切換之前電容電壓的差值。多路復用器輸入側發(fā)生的瞬態(tài)毛刺現(xiàn)象就是通常所說的反沖，其對于具有高容性負載（例如ADC、容性DAC和采樣電路等）的開關應用更為普遍。這個話題在MT-088中已做簡要說明。轉換器要產生有效數(shù)據(jù)，毛刺必須穩(wěn)定在輸出的1 LSB以內，而輸入穩(wěn)定在1 LSB以內（并保持在該范圍內！）所需的時間就是輸入建立時間(tS)。tS是前面描述的延遲td的組成部分，它對此項的貢獻可能是最大的。
當ADC不像現(xiàn)在這樣快時，這些毛刺及相應的輸入建立時間微不足道，可以忽略不計。但是，隨著ADC速度的提高，轉換器采樣周期變得越來越短，接近輸入建立時間的量級。如前所述，當ADC周期TADC等于輸入建立時間tS（事實上是td）時，轉換器利用率大大降低至50%。這意味著我們只使用了轉換器的一半能力！需要重申輸入建立時間的重要性，它應與精密轉換器的當前技術同步發(fā)展，為提高多通道DAQ系統(tǒng)的性能鋪平道路。
如何最大程度縮短輸入建立時間？
為使開關毛刺最小化，通常在緩沖放大器和多路復用器之間使用一個RC濾波器（參見 CN-0292），稱之為緩沖器網絡。圖3顯示了一個雙通道多路復用模擬前端子系統(tǒng)的信號鏈子系統(tǒng)及其相應的開關時序圖。
圖3. 多通道DAQ系統(tǒng)的雙通道多路復用模擬前端子系統(tǒng)及相應的時序圖
緩沖器RC作為主導極點，假設多路復用器相對于放大器和緩沖器RC具有非常高的帶寬，那么輸入毛刺和建立瞬變可近似為具有一階（指數(shù)）響應。為了進一步分析輸入毛刺，圖4詳細顯示了輸入毛刺瞬態(tài)響應。
圖4. 分析切換期間的多路復用器輸入毛刺：時序定義和設計目標
對于一階假設，誤差VERROR的表達式是一個關于時間的遞減指數(shù)函數(shù)。VERROR的初始值（切換時的值）為毛刺幅度ΔV，其將以緩沖器RC值決定的速率衰減。VERROR穩(wěn)定在1 LSB以內所需的時間被定義為輸入建立時間。
另一方面，轉換器以周期tACQ采樣（也稱為采集時間）。在tACQ過去后的ADC轉換階段，轉換器將量化任何可用的采樣數(shù)據(jù)。如果VERROR衰減速度過慢，導致其未穩(wěn)定在某一值（1 LSB到幾個LSB）以內，就會產生問題。這將導致當前樣本被前一模擬輸入破壞，引起ADC通道之間的串擾。考慮到輸入建立時間，必須確保輸入建立時間小于轉換器采集時間,以使誤差最小。而且，進一步減小tS還為使用更快轉換器以提高系統(tǒng)總吞吐量和密度提供了機會。
利用我們的數(shù)學技能，當ΔVC為滿量程輸入范圍且VERROR達到至少1LSB（多路復用器輸出在目標電平的1 LSB以內）時，可以推出最差情況下的最快輸入建立時間表達式。多通道DAQ系統(tǒng)設計人員將擁有兩個設計抓手：緩沖器時間常數(shù)和CA/COUT比率，從而得出輸入建立時間的表達式：
這里可以看出，輸入建立時間是緩沖器時間常數(shù)τ和VERROR穩(wěn)定在1LSB以內所需的時間常數(shù)數(shù)量η的線性函數(shù)。減少輸入建立時間的最直接方法是使用時間常數(shù)較小的緩沖器網絡，這很有意義，因為較快的（高帶寬）緩沖器網絡會降低時間常數(shù)。然而，這種方法將帶來一組不同的涉及噪聲和負載的權衡。另一方面，η項最小化也可以達成類似的結果。
η是緩沖器電容(CA)與輸出電容(COUT)之比的函數(shù)。如果1 LSB等于滿量程輸入范圍除以2的N-1次方（N為位數(shù)），并且最差情況下ΔVC等于滿量程輸入范圍，則該表達式可以進一步簡化。
公式6可能不那么直觀，很難可視化，所以僅利用10位、14位、18位和20位分辨率的半對數(shù)圖來說明可能更好，如圖5所示。
圖5. 建立至1 LSB所需時間常數(shù)的圖形
可以看出，CA/COUT值越高，則建立時間越短；電容比非常高時，建立時間甚至接近0。COUT實質上是多路復用器的漏極電容和后續(xù)各級的輸入電容，因此只有CA保持比較靈活的自由度。對于10位分辨率，要使建立時間為0，CA須比COUT大至少1000倍；對于20位系統(tǒng)，至少要比COUT大1,000,000倍！舉例來說，對于10位和20位系統(tǒng)，為使建立時間為0，100 pF的典型負載分別需要100 nF和100μF的緩沖器電容。
總之，輸入建立時間最小化可以通過兩種方法實現(xiàn)：
1.對緩沖器網絡使用高帶寬
2.相對于COUT，使用較高的CA值。
高帶寬和大緩沖器電容可最大限度地減少輸入建立時間，所以使用最高帶寬和最大電容就行了
非也！必須考慮RC負載效應和放大器的驅動能力！為了研究緩沖器網絡對緩沖放大器的負載影響，應在頻域分析模擬前端子系統(tǒng)。
由于我們將輸入毛刺建立在一階響應的思想上，所以緩沖器網絡極點應該就是最主要的貢獻者。換句話說，緩沖器帶寬應該小于緩沖放大器和多路復用器的帶寬，以避免多極點交互，確保一階近似成立。
圖6. 緩沖和緩沖器等效電路（左）與放大器和緩沖器網絡的等效阻抗（右）
典型緩沖架構由緩沖(G = 1)配置的精密放大器與緩沖器網絡級聯(lián)組成。在頻域中分析，此子系統(tǒng)的輸出取決于緩沖器輸入阻抗與緩沖器輸入阻抗和放大器閉環(huán)輸出阻抗之和的比率。檢查可知，為避免負載效應，緩沖器輸入阻抗應該大于放大器閉環(huán)阻抗，如公式7所示。
也就是說，為避免緩沖器網絡成為緩沖放大器的負載，我們應該：
1.增大緩沖器時間常數(shù) RACA，以有效降低帶寬
2.使用較小緩沖器電容 CA
3.選擇閉環(huán)輸出阻抗非常低的放大器
前兩個選項使我們清楚地了解到負載效應和輸入建立時間之間的取舍。這限制了我們可以使用的緩沖器帶寬和電容的大小。第三個選項引入了一個性能參數(shù)，選擇適當?shù)木芊糯笃鲿r應予以考慮。還應考慮穩(wěn)定性和驅動能力。
圖7顯示，對于具有足夠帶寬的精密放大器（例如-3 dB閉環(huán)帶寬約為970 kHz的ADA4096-2，結果與目前進行的分析一致，但少數(shù)波形除外。對于10 kHz的緩沖器帶寬，最大CA產生最快的輸入建立時間。而對于200 kHz的緩沖器帶寬，增大CA仍然會加快建立時間，直至發(fā)生負載效應。從結果中看到的欠阻尼響應具有極小的毛刺幅度，但建立時間比較小CA所產生的響應要長，盡管后者的毛刺幅度較高。這凸顯了仔細研究緩沖器如何加載放大器的重要性，在為系統(tǒng)選擇器件時務必考慮這一點。
圖7. 針對10 kHz（上方）和200 kHz（下方）緩沖器帶寬的多路復用器輸入，ADA4096-2放大器模型
如前所述，需要注意的一個放大器參數(shù)是閉環(huán)輸出阻抗。運算放大器的閉環(huán)阻抗通常與其開環(huán)增益AV成反比。我們還希望緩沖器網絡具有高帶寬以使建立時間最短，因此要求放大器的-3 dB帶寬甚至大于緩沖器帶寬。除了較低的噪聲、失調和失調漂移外，最適合用于多路復用DAQ系統(tǒng)以實現(xiàn)最小輸入建立時間的精密放大器還有兩個優(yōu)先特性：1)具有高帶寬，2)具有非常低的閉環(huán)阻抗。然而，這些優(yōu)勢的得來并非沒有代價，而代價的表現(xiàn)形式就是功耗。例如，我們可以查看圖8所示的ADA4096-2和ADA4522-2的閉環(huán)阻抗。
圖8a. ADA4522-2數(shù)據(jù)手冊中的閉環(huán)阻抗圖
圖8b. ADA4096-2數(shù)據(jù)手冊中的閉環(huán)阻抗圖
考慮數(shù)據(jù)手冊中的閉環(huán)輸出阻抗圖，以及ADA4522-2的-3 dB閉環(huán)帶寬為6 MHz（標稱值），顯然可知它是更適合該應用的驅動器。但當功耗優(yōu)先時，ADA4096-2的每個放大器的電源電流為60 μA（典型值），比ADA4522-2的每放大器830 μA（典型值）更具吸引力。盡管如此，這兩款精密放大器都可以使用，最終取決于應用真正需要達成的目標。
結語
我們怎么做最好？
為了最大限度地提高多通道DAQ系統(tǒng)的密度和吞吐量，輸入建立時間應小于或等于ADC采集時間。任何額外的延遲都會降低多通道DAQ系統(tǒng)的性能。為使輸入建立時間最小化，需要提高緩沖器網絡的帶寬和電容，不過選擇元件值時必須小心，避免頻域中發(fā)生負載效應。最后，選擇最合適的精密放大器需要權衡功耗、閉環(huán)輸出阻抗和-3 dB帶寬，按照應用的真正需求確定其優(yōu)先地位。
