【導讀】模數(shù)轉(zhuǎn)換器ADC能夠給高速采集系統(tǒng)帶來足夠多的性能和優(yōu)勢。快速寬頻ADC在高采樣率、輸入帶寬下為其提供寬頻譜。本文主要講解的是快速寬頻ADC中數(shù)字下變頻的作用。ADC進一步提升數(shù)字下變頻功能，完美的解決了基于FPGA的設計解決方案。
寬帶每秒數(shù)千兆個樣本(GSPS)模數(shù)轉(zhuǎn)換器(ADC) 為高速采集系統(tǒng)帶來眾多性能優(yōu)勢。這些ADC在高采樣率和輸入帶寬下提供較寬的可見頻譜。然而，有些情況需要寬帶前端，有些則要求能夠濾波并調(diào)諧為較窄的頻帶。
當應用只需要較窄帶時，用ADC采樣、處理和傳送寬帶頻譜本身就低效，而且還耗能。當數(shù)據(jù)鏈路占用賽靈思FPGA中的大量高速收發(fā)器，只為在后續(xù)處理中對寬 帶數(shù)據(jù)進行抽取和濾波時，就會產(chǎn)生不必要的系統(tǒng)負擔。賽靈思FPGA收發(fā)器資源可以得到更好的分配，以接收所需的低帶寬并疏導來自多個ADC的數(shù)據(jù)。可在 FPGA的多相濾波器組信道器中針對頻分復用(FDM) 應用進行額外濾波。
為了充分獲得DDC的性能優(yōu)勢，設計中還要包含濾波器-混頻器組件以作為抽取的補充。
什么是抽取？
最簡單的定義，抽取就是只觀察ADC輸出樣本中具有周期性的子部分，而忽略其他部分。結(jié)果就是通過下采樣來有效降低ADC采樣率。例如，ADC的M抽取模式只輸出第M批樣本中的第一個，舍棄之間的所有其他樣本。對每個M的倍數(shù)，重復該方法。
樣本抽取本身只能有效減小ADC采樣率，并相應地作為低通濾波器。如果沒有頻率變換和數(shù)字濾波，抽取只會在頻域中將基波的諧波以及其他雜散信號相互疊加。
DDC的作用是什么？
既然抽取本身無法阻止頻帶外信號的疊加，那么DDC是如何做到的？
為了充分獲得DDC的性能優(yōu)勢，設計必須包含濾波器-混頻器組件作為抽取功能的補充。數(shù)字濾波能從狹義上的頻帶（由抽取比率設定）中有效消除帶外噪聲。 DDC的典型數(shù)字濾波器實現(xiàn)方案是一個有限脈沖響應(FIR) 濾波器。由于沒有反饋，這種濾波器只與過去的輸入有關。濾波器的通帶應匹配抽取后的轉(zhuǎn)換器有效頻譜。
DDC濾波器應該多寬？
DDC的抽取比率通常基于整數(shù)因數(shù)，即2的冪次方（2, 4, 8, 16等）。不過，抽取比率實際上可以是基于DDC架構的任意比率，包括小數(shù)抽取。對于小數(shù)抽取的情況，在抽取前通常需要一個插值計算模塊來實現(xiàn)有理分數(shù)比率。
理想情況下，數(shù)字濾波器應準確匹配抽取頻率帶寬并濾去頻帶以外的一切干擾。然而，實際的有效濾波器帶寬無法準確匹配抽取比率的整個帶寬。因此，濾波器帶寬將 是抽取頻率的一定百分比，例如85%或90%。舉例來說，抽取因數(shù)為8的濾波器的有用帶寬實際上可能是采樣率除以10或fs/10。DDC濾波級必須具備 較低的通帶紋波和較強的阻帶混疊抑制能力。
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頻率是固定的嗎？
下個問題是DDC濾波器的頻率是固定的，還是能進行調(diào)諧并集中于某個所需的特定頻帶。
我們已經(jīng)討論了DDC的抽取和濾波級。不過，只有在所需頻率處于從DC開始的濾波器通帶之內(nèi)時才有意義。如果不是這樣，我們需要采取方法將濾波器調(diào)諧到不同 的頻譜部分以觀察有用信號。可利用數(shù)控振蕩器(NCO)在第一個或第二個奈奎斯特區(qū)域內(nèi)調(diào)諧窄帶。NCO用來將濾波器頻帶調(diào)諧和混合到寬帶頻譜的不同部分 （圖1）。
數(shù)字控制字提供采樣率的小數(shù)分頻器，頻率布置分辨率由數(shù)字控制字中所使用的位數(shù)來設定，可實現(xiàn)對有用頻帶的混合。控制字具備相應 的調(diào)諧范圍和分辨率，以便將濾波器放在所需的位置。典型的NCO控制字可能多達48位分辨率，跨越采樣頻率的兩個奈奎斯特頻帶，這對大多數(shù)應用來說足夠 了。
NCO帶有一個混頻器。該器件工作方式很像模擬正交混頻器，可將NCO頻率作為本地振蕩器，以執(zhí)行對真實、復雜輸入信號的下變頻。
濾波器緊跟在頻率變換級后面。在所需的載波頻帶向下調(diào)諧到DC以后，濾波器就能有效降低采樣率，同時能有效抑制在調(diào)諧后的有用帶寬周圍由臨近的無用載波產(chǎn)生的混疊現(xiàn)象。
單個8抽取DDC能夠使賽靈思Artix-7 FPGA系統(tǒng)可支持的ADC數(shù)量提高至四倍。
將輸入信號通過混頻降至基帶時，由于過濾了負像，因而會出現(xiàn)6 dB的信號損失。NCO還會額外產(chǎn)生一個小的插入損耗。因此，降頻至基帶后的輸入信號總損耗通常略高于6 dB。NCO允許將輸入頻譜調(diào)諧至DC，這樣便可由后續(xù)的濾波器模塊進行有效濾波，以防止混疊。DDC還可能包含獨立控制的數(shù)字增益級。增益級讓系統(tǒng)實 現(xiàn)+6 dB或更高的增益，以在輸出位數(shù)的整個范圍內(nèi)集中信號的動態(tài)范圍。
處理器間中斷
采用ADC樣本抽取后便無需向信號鏈下游發(fā)送最終會被舍棄的無用信息。由于這類數(shù)據(jù)被濾除，因此降低了ADC后端所需的輸出數(shù)據(jù)帶寬。這個減少量被I/Q輸出數(shù)據(jù)量的增加所抵消。例如，具有I和Q數(shù)據(jù)的16抽取濾波器會使寬帶輸出數(shù)據(jù)減少8倍。
數(shù)據(jù)速率的最小化能減少ADC的JESD204B輸出通道數(shù)量，進而降低系統(tǒng)布局的復雜性。ADC輸出帶寬的減小有助于設計小型化系統(tǒng)，否則這是無法實現(xiàn) 的。例如，受系統(tǒng)功耗和尺寸的限制，電路板只能使用一個FPGA，對于這種情況，系統(tǒng)所支持的高速串行收發(fā)器數(shù)量會在不使用DDC時限制ADC的數(shù)量。
當系統(tǒng)內(nèi)只能觀察到很窄的帶寬時，ADC內(nèi)的抽取有助于消除這種局限性。使用單個8抽取DDC可將ADC的輸出帶寬減少至兩個輸出數(shù)據(jù)通道，以讓賽靈思 Artix®-7 FPGA系統(tǒng)支持的ADC數(shù)量提高至四倍。對于這種情況，我們利用Artix-7 FPGA 中現(xiàn)有的16GTP 收發(fā)器設計出采用DDC的八ADC結(jié)構（圖2）。這樣能更高效使用賽靈思FPGA資源，成為一組FDM通道的多通道數(shù)字接收器。
DDC濾波器是否影響SNR和SFDR？
下一個需要研究的問題是當DDC濾波器打開和關閉時，信噪比(SNR)和無雜散動態(tài)范圍(SFDR) 這兩個模擬性能如何變化。
由于轉(zhuǎn)換器的寬帶噪聲被濾除而且只能觀察到較窄的頻譜，我們應該看到信號功率與觀察到的噪聲之比更高。ADC的動態(tài)范圍在濾波器的通帶內(nèi)應該更好。對寬帶頻譜進行抽取和濾波的固有優(yōu)勢在于利用DDC改進SNR。
DDC實現(xiàn)的數(shù)字濾波用來濾除較窄帶以外的噪聲。ADC的SNR計算必須包含一個考慮被濾除噪聲處理增益的濾波校正因子。使用完美數(shù)字濾波器，帶寬每減小的2的冪次方，被濾除噪聲引起的處理增益將會增加+3 dB：
理想SNR（具有處理增益）=6.02*N + 1.76 dB + 10log10(fs/(2*BW))
使用DDC的一個明顯優(yōu)勢是能夠使基波信號的諧波落在所需頻帶的外面。通過適當?shù)念l率規(guī)劃，數(shù)字濾波可以防止諧波在窄DDC帶寬內(nèi)看到，從而提高系統(tǒng)的SFDR性能。
在只需要窄帶的系統(tǒng)中，DDC通過濾掉寬帶噪聲來提供ADC處理增益。這樣能提高有用帶寬內(nèi)的信噪比。另一個優(yōu)勢是，通過合理的頻率規(guī)劃，通常占主導的第二和第三次諧波會落到調(diào)諧后的有用帶寬之外并被數(shù)字濾除。這能提高系統(tǒng)的SFDR。
采樣定理指出諧波或其他高階系統(tǒng)尖刺可能回折到每個奈奎斯特頻帶末尾的周圍。這對于DDC同樣適用，其第二或第三次無用諧波有可能回折到通帶內(nèi)并降低SFDR。因此，為了研究這類采樣問題，應該為DDC通帶濾波器寬度和NCO調(diào)諧位置實施系統(tǒng)頻率規(guī)劃。
是否需要外部濾波器？
使用內(nèi)部DDC的系統(tǒng)ADC也可以使用附加的模擬濾波器，就像沒有DDC濾波時那樣。對于寬帶系統(tǒng)，DDC能夠緩和ADC前端的濾波要求。
DDC中的數(shù)字濾波能分擔一些工作，否則就要在前端放置嚴格的防止混疊模擬濾波器。不過，寬頻帶前端能實現(xiàn)多種用途，可讓DDC同時觀察多個頻帶，或者利用NCO掃描有用的頻帶以找到變化的輸入信號。
ADC能否提供多個DDC？
工程師考慮用FPGA實現(xiàn)內(nèi)部數(shù)字下變頻時提出的最后一個問題是，ADC是否只提供一個DDC。答案是否定的；事實上可以觀察到多個頻帶。
就ADC中的多個DDC而言，每個都有自己的NCO，用來通過調(diào)諧將頻帶在奈奎斯特區(qū)域中分開。這種方法能同時觀察多個頻帶，并減小系統(tǒng)FPGA收發(fā)器和抽取模塊負荷，以將它們分配給其他處理活動，例如針對FDM系統(tǒng)將多個ADC實現(xiàn)信道化。
高速ADC現(xiàn)已具備足夠的處理能力將DDC功能帶入信號鏈。如果系統(tǒng)不需要使用寬頻帶奈奎斯特率ADC的完整帶寬，則可通過DDC濾除不想要的數(shù)據(jù)和噪聲。 這樣能改善信號采集的SNR和SFDR。較低的帶寬能降低FPGA收發(fā)器（例如Artix-7）的數(shù)據(jù)接口負擔，并有助于設計更復雜的信號采集系統(tǒng)。
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