【導讀】最小化功耗是促進IC設計現代發(fā)展的主要因素，特別是在消費電子領域。設備的加熱，打開/關閉手持設備功能所需的時間，電池壽命等仍在改革中。因此，采用芯片設計的最佳實踐來幫助降低SoC（片上系統）和其他IC（集成電路）的功耗變得非常重要。
最小化功耗是促進IC設計現代發(fā)展的主要因素，特別是在消費電子領域。設備的加熱，打開/關閉手持設備功能所需的時間，電池壽命等仍在改革中。因此，采用芯片設計的最佳實踐來幫助降低SoC（片上系統）和其他IC（集成電路）的功耗變得非常重要。
根據市場研究未來，131 年全球片上系統市場價值為 83.2021 億美元，預計到 214 年底將達到 8 億美元，2030 年至 8 年的復合年增長率為 30.2021%。芯片的性能受 SoC 和 RTL 設計的電源管理的影響很大。為了獲得功耗統計，工業(yè)采用功耗感知設計。
本博客的重點是多電壓設計術語，這些術語可用于HDL編碼以確定硅的功率性能。這些有助于在將功耗意識設計付諸實踐時理解設計參數。
多電壓設計（多電壓電源域）方法
電源與動態(tài)功率有直接關系，動態(tài)功率包括開關和短路電源。因此，降低功耗自然會提高功率性能。閾值電壓降低會導致柵極延遲增加。降低 SoC 模塊的電壓可能是用于滿足電源性能目標的第一個設計實現方案。在圖1中，系統顯示了不同的電壓電平。
圖1
降低電壓會降低電流并增加柵極延遲，這意味著設計可能無法以所需的時鐘頻率運行。降低電壓可能會降低性能統計數據，但仍可以滿足性能，如圖1所示。在這里，VLSI芯片性能是通過降低不同模塊的單獨電壓來實現的。
圖1也可以稱為多VDD設計。邏輯被劃分到稱為電源域的不同域中。結構模型或源自行為Verilog的門級網表為每個域使用不同的電壓線。可以根據性能目標運行各個域。圖 2 顯示了相同的詳細說明。
圖2
許多公司使用IEEE標準1801-2018統一電源格式UPF 3.1得出的功率意圖來定義芯片的功率參數。電源架構師利用此技術創(chuàng)建描述電氣設計的電源和功率控制意圖的文件。電源組、電源開關、電平轉換器和存儲器保持技術都包含在注釋中。電源狀態(tài)、轉換、模擬狀態(tài)的集合、網絡的 PG（電源/接地引腳）類型和功能屬性，以及有助于逐步細化電源意圖的 -update 參數都是施加到電子系統的潛在功率的可定義描述。
創(chuàng)建多電壓設計的要求
電平轉換器
如圖3所示，電平轉換器將改變電壓電平，以確保在連接LS（電平轉換器）電路時，在不同電壓下工作的不同模塊將正常工作。這些電路以HDL實現，也可以用于實現驅動強度。該圖顯示了低電壓到高壓電平轉換器（A）和高電壓到低壓電平轉換器（B）。Vi和Vo是不同模塊中不同電壓電平的源和目的地。
圖3
功率門控
圖4中的方法稱為“斷開未使用的門的電源”。該圖顯示了這種情況的實現。電源門控用于降低漏電功率。此步驟在架構級別執(zhí)行，同時計算低功耗模塊的性能因素，或在其他優(yōu)先級模塊打開時處于休眠狀態(tài)的模塊，或通過軟件斷開電源的模塊，或在關閉電源時。
電源門控與現代傳統術語（如設備的睡眠/喚醒事件）一起使用。喚醒和睡眠序列遵循某些架構決策，以啟用或禁用控制芯片電源邏輯的操作序列。
圖4
在實施電源門控時必須特別小心，因為來自電源門控模塊的輸出信號會帶來特殊的挑戰(zhàn)。這考慮了微體系結構級別的隔離和保留策略，同時執(zhí)行喚醒或睡眠序列。在電路中放置保持和隔離策略的電路不應影響功率性能因數。
保留單元用于保存芯片的狀態(tài)，以便在模塊的喚醒序列期間使用。圖 5 顯示了在斷言保存序列時保存的狀態(tài)。Vdd_sw（開關電源電壓）由開關控制，Vdd始終開啟電壓以上電電路。當保存（保存序列）被置位時，模塊的輸出被鎖存并可作為反饋。
圖5
圖6顯示了當關斷或休眠階段與接收端隔離時引入隔離單元的位置。隔離單元使它們保持關閉狀態(tài)，并將輸出阻止為預定義的值。通過這種方式，連接隔離單元以減少撬棍電流，從而減少電源泄漏。
圖6
時鐘門控
這種方法稱為在沒有活動要執(zhí)行時電路未遇到內部信號切換時關閉時鐘轉換。這有助于控制功率方程的轉換頻率。幾乎所有的 EDA 工具都能識別并支持這一點。
SoC 的復雜性不斷擴大，對電源管理提出了新的需求。各種SoC電源域的電源必須足夠靈活，以便由開發(fā)人員控制，以控制功耗并提高電池自主性。仔細的功耗分析和對手頭工具功能的了解是選擇最佳解決方案的先決條件。通過在設計流程中盡早分析電力需求，可以預防與電力相關的危機。通過早期分析，功耗目標也更容易實現，因為更高級別的技術可以節(jié)省最多的功耗。
（作者：Sarth Rana）
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