【導讀】作為可編程的邏輯器件，FPGA便于調試、修改、功耗低，能夠完成大量算法。在處理圖像和信號時平方根運算被廣泛使用。在FPGA上利用VHDL和Verilog等編程語言進行硬件設計，存在仿真和校驗效率低、算法復雜等問題。而Python以其簡單、功能強大的特點在此次設計中起到關鍵作用。
一、平方根實現
平方根的FPGA實現方法很多，有的算法為了減少片上資源的使用，邏輯實現上盡量避免使用乘法，比如CORDIC,逐位計算，non-restoring 等，現在FPGA上通常都有硬件乘法器，可采用迭代法和泰勒級數展開，本文采用泰勒級數展開的方法，級數采用5級，系數采用3.15的定點表示形式，小數部分15位，整數部分2位為了保證后續計算結果不溢出，整個位寬為18位，計算公式如式(1)所示：
對于輸入x 位于(65 536,0]之間，由于數的范圍較大，通常進行歸一化處理，采用的方法通過左移運算去掉二進制定點數的所有前導零，將輸入的數轉換為定點小數[0.5,1)之間，在完成平方根運算之后，然后根據前導零個數的奇、偶性不同分別進行去歸一化處理，原理如式(2)所示，將輸入數y 分為sx,s=2n,n 即為y 的二進制前導零的個數。
整個過程的設計模塊如圖1所示。
二、定點數表示
通常在FPGA 上的運算可以采用定點和浮點兩種方式來實現，定點運算和浮點運算相比盡管數表示的范圍較小，設計較為復雜，但是速度較快，占用FPGA資源較小，本設計采用定點來完成。平方根的輸入為非負數，包括符號位為定點32位輸入，其中高16位為整數部分，低15位為小數部分，可以直接計算的平方根范圍為(65 536,0],結果采用32位輸出，最高位為符號位，接著的高8位為整數部分，低23位為小數部分。
三、實驗環境
采用MyHDL 0.8,采用GTKWAVE 查看仿真波形，FPGA 器件采用Altera公司CycloneⅡ 2C35F672C6,編譯綜合采用Quartus 12.1sp1 webpack.
四、Python軟硬件協同設計
基于Python 的軟硬件協同設計的過程如圖2 所示，由于本設計最終要在硬件上實現，在設計時Python的硬件設計部分采用MyHDL 可綜合子集，最后使用MyHDL的toVerilog()函數將MyHDL設計自動轉換為相應的Verilog 代碼，由于MyHDL 支持與Verilog 混合仿真，設計時的測試平臺可以重用，仿真速度和設計效率大大提高。在完成基于Python軟硬件設計并仿真正確之后，就可以回到進行傳統的FPGA 設計流程，進行后續的下載，綜合和測試工作。
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五、仿真波形
在設計過程中生成的VCD仿真波形可以隨時采用GTKWAVE 查看，可以便于校驗設計是否正確，最終完成的仿真波形如圖3所示。
六、測試數據，精度及誤差
由于整個過程采用Python設計，Python存在大量的軟件包可以使用，平方根完成的測試數據結果如表1所示，采用基于Python 的繪圖包matplotlib 繪制的當x 在[0.5,1.0]之間時的平方根誤差如圖4所示。
七、綜合結果
在上面仿真校驗符合設計要求后，將Python自動轉換為Verilog描述，采用Quartus編譯綜合，并使用Model-sim仿真的波形如圖5所示，與圖3的Python環境下仿真波形相似，由此可見采用Python的軟硬件協同設計方法能有效地進行FPGA 設計。綜合后FPGA 資源使用情況：LE共1 506個，寄存器64個，嵌入式9位硬件乘法器10個。
結語：本文在FPGA 上利用Python的擴展包MyHDL完成了定點平方根算法，仿真校驗和傳統的設計方法仿真速度更快，效率更高，實現了將軟件算法向硬件轉換，完成軟硬件系統協同設計。
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