- CMOS電路IDDQ測試電路設計
- IDDQ靜態(tài)電流測試方法
- 用Pspice進行了晶體管級模擬
引言
測試CMOS電路的方法有很多種，測試邏輯故障的一般方法是采用邏輯響應測試，即通常所說的功能測試。功能測試可診斷出邏輯錯誤，但不能檢查出晶體管常開故障、晶體管常閉故障、晶體管柵氧化層短路，互連橋短路等物理缺陷引發(fā)的故障，這些缺陷并不會立即影響電路的邏輯功能，通常要在器件工作一段時間后才會影響其邏輯功能。
功能測試是基于邏輯電平的故障檢測，通過測量原始輸出的電壓來確定邏輯電平，因此功能測試實際上是電壓測試。電壓測試對于檢測固定型故障，特別是雙極型工藝中的固定型故障是有效的，但對于檢測CMOS工藝中的其他類型故障則顯得有些不足，而這些故障類型在CMOS電路測試中卻是常見的。對于較大規(guī)模電路，電壓測試測試集的生成相當復雜且較長，需要大量的實驗數(shù)據(jù)樣本。
IDDQ測試是對功能測試的補充。通過測試靜態(tài)電流IDDQ可檢測出電路中的物理缺陷所引發(fā)的故障。IDDQ測試還可以檢測出那些尚未引起邏輯錯誤，但在電路初期會轉(zhuǎn)換成邏輯錯誤的缺陷。本文所設計的IDOQ電流測試電路對CMOS被測電路進行檢測，通過觀察測試電路輸出的高低電平可知被測電路是否有物理缺陷。測試電路的核心是電流差分放大電路，其輸出一個與被測電路IDDQ電流成正比的輸出。測試電路串聯(lián)在被測電路與地之間，以檢測異常的IDDQ電流。
1 IDDQ測試原理
電流IDDQ是指當CMOS集成電路中的所有管子都處于靜止狀態(tài)時的電源總電流。對于中小規(guī)模集成電路，正常狀態(tài)時無故障的電源總電流為微安數(shù)量級；當電路出現(xiàn)橋接或柵源短接等故障時，會在靜態(tài)CMOS電路中形成一條從正電源到地的低阻通路，會導致電源總電流超過毫安數(shù)量級。所以靜態(tài)電源電流IDDQ測試原理是：無故障CMOS電路在靜態(tài)條件下的漏電流非常小，而故障條件下漏電流變得非常大，可以設定一個閾值作為電路有無故障的判據(jù)。
CMOS集成電路不論其形式和功能如何，都可以用一個反向器的模型來表示。IDDQ測試電路框圖如圖1所示，電路IDDQ檢測結(jié)果為一數(shù)字輸出(高低電平)。測試電路中電流差分放大電路的輸出與被測電路的IDDQ成正比。測試電路串聯(lián)在電源、被測電路與地中間，以檢測異常的IDDQ電流。為了實現(xiàn)測試，需要增加兩個控制端和一個輸出端。
2 測試電路設計
2．1 電路設計
圖2所示為CMOS測試電路，其由1個電流差分放大電路(T2，T3)、2個鏡像電流源(T1，T2和T3，T4)和1個反相器(T7，T8)組成。鏡像電流源(T1，T2)用來產(chǎn)生一個參考電流IREF，電流源(T3，T4)的電流為(IDDQ-IREF)，其作用相當于一個電流比較器。IDDQ是被測電路的電源電流。差分放大電路(T2，T3)計算出參考電流與被測電路異常電流IDDQ的差。參考電流IREF的值設為被測電路正常工作時的靜態(tài)電源電流，其取值可通過統(tǒng)計分析求出。
測試電路工作于兩種模式：正常工作模式和測試模式。電路使能端E作為管子T0的輸入，用來控制測試電路與被測電路的連接和斷開，即測試電路的工作模式。
在正常工作模式下(E=1)，T0導通，IDDQ經(jīng)T0管到地，測試電路與被測電路斷開，被測電路不會受到測試電路的影響。
在測試模式下(E=0)，T0管截止，被測電路的靜態(tài)電流IDDQ與參考電流IREF比較，如果靜態(tài)電流比參考電流大，則電流差分放大電路計算出差值，反向器的輸出即測試輸出為高電平(邏輯1)，表明被測電路存在缺陷。若靜態(tài)電流比參考電流小，反向器輸出即測試輸出為低電平(邏輯0)，表明被測電路無缺陷。
2．3 不足與改進
因為測試電路加在被測電路與地之間，所以會導致被測電路的性能有所下降。為了消除這種影響，另外加上控制端X。在正常工作模式情況下，X端接地，測試電路與被測電路分離，測試電路對被測電路無任何影響。在測試模式下，X端懸空，E端接地，T0管截止，測試電路進行測試。
在測試模式下，X端懸空，E端接低電平，若電路有缺陷，測試輸出為高電平。但是被測電路輸入跳變時，被測電路無缺陷，也會產(chǎn)生一較大的動態(tài)峰值電流IDDQ。為了避免出現(xiàn)誤判斷，在此種情況下，測試電路應輸出為低電平。所以在被測試電路輸入變化后，必須在瞬態(tài)電流達到穩(wěn)定時才可進行IDDQ測試。
3 結(jié)語
本文所設計的IDDQ測試電路由一個電流差分放大電路、電流源、反相器組成。在正常工作模式下，測試電路與被測電路斷開；在測試模式下，電流差分放大電路計算出被測電路電流與參考電流的差，反相器輸出是否有缺陷的高低電平信號。測試電路用了7個管子和1個反相器，占用面積小，用Pspice進行了晶體管級模擬，結(jié)果證明了其有效性。IDDQ測試的缺點是隨著特征尺寸的縮小，每個晶體管閾值漏電流的增加，電路設計中門數(shù)的增加，電路總的泄漏電流也在增加，這樣分辨間距會大大縮小，當出再重疊時就很難進行有效的故障檢測和隔離。但盡管如此，由于IDDQ測試電路的簡易性非常突出，所以它仍然是目前可測性測試技術的研究熱點。
