【導讀】槽要吐，文章還是要寫的。大家知道，做一些layout guide是信號完整性工程師的基本工作之一，layout guide可以說是一些SI規則的物理體現。
前兩天，跟某友商交流，是一位測試領域的大牛，他們也經營著一個自媒體。每到大家激起一些火花，大牛就會說“看，又是一篇好文章了吧”?？磥泶笈Ｋ麄儗懳恼碌膲毫σ埠艽蟀。氲竭@里，小陳不禁潸然淚下，手一抖，把抽絲剝繭打成了愁死脖間•••
槽要吐，文章還是要寫的。大家知道，做一些layout guide是信號完整性工程師的基本工作之一，layout guide可以說是一些SI規則的物理體現。某同學發現了一份這樣的layout guide：
拓撲是這樣子的
要求是這樣子的
可以看到，主干段M只有阻抗要求，沒有長度要求。而分支B1/B1’/B2/’B2’只有長度要求沒有阻抗要求，這是為啥？
首先，我們知道大部分器件的驅動阻抗是較低的，這樣減小驅動器本身的分壓，雖然這樣會造成較大的源端反射。而速率越來越高時，需要在功耗和信號完整性做一個平衡，驅動阻抗漸漸的高了起來，而上拓撲為DDR2，驅動阻抗通常在33歐姆左右，將M段的阻抗控制在33歐姆，則意味著源端反射非常小，這樣所有進入M段往驅動端走的反射信號全部有去無回。M段的長度，也就不會對接收端信號造成什么影響了，如下圖：
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而在M與B/T交界的節點處，反射是不可避免的。最重要的是第一次從M過來在這個點的反射，以及第一次從接收端反射回來的能量，之后的反射波由于分壓以及反射系數等原因能量是非常小的，可以忽略不計。
先來看第一次從M過來在這個點的反射。我們知道幾個電阻的并聯阻抗必定小于其中任意電阻的阻抗，傳輸線同理。假如B段阻抗為60歐姆，從M往接收端看的阻抗為58//60//60≈20歐姆，反射系數24%；假如B段阻抗為40，從M往接收端看的阻抗為58//40//40≈15歐姆，反射系數37%。差別看起來不是特別大，所以B并沒有明確的阻抗要求，但其實layout guide里還有一句話，就是B段走線走越細越好。
再來看看第一次從接收端反射回來的能量，這可就剪不斷理還亂了。不過大家知道，影響反射的除了阻抗還有走線長度，走線較短的話，反射將會淹沒在上升時間之中。我們來看一下線長符合要求時阻抗變化的情況：
看來只要分支長度保證了，其實阻抗影響并不大。關于各種拓撲，可以變的魔術還是非常多的，layout guide可不是只有“x/x/x/x信號阻抗控制50Ω”的哦。
