中心議題：
- 上升沿和下降沿取決于基頂值和基底值的確定
- 寬度、周期和延遲等時間參數在中間線處測量
- 合理設置水平軸測量中的Hysteresis（磁滯）能有效防止噪聲或其它干擾
問題：
“在測試信號邊沿的上升/下降時間的時候，跟我選擇的存儲深度有沒有關系。比如我使用40GS/S的采樣率測試PCIE CLK，如果在屏幕上顯示一個時鐘周期測試它的上升下降時間和我調節時基到8M的存儲深度時測試到的上升下降時間有沒有區別？”
回答：
你知道示波器中上升時間是怎么確定的嗎？如果說是“上升沿”的10%-90%，那“上升沿”指的是什么呢？如果你會從波形的下面指到上面，那是指下面的最小值點到上面的最大值點還是下面的平均值位置到上面的平均值位置呢？這些都涉及示波器對上升時間的算法定義。
示波器里計算上升沿需要定義“算法”。IEEE定義的算法如圖一所示。上升沿的確定取決于參數“top”(基頂)和“base”（基底）的確定。 正確的確定基頂和基底是正確的參數計算的基礎。在分析的開始，示波器首先計算一個波形數據的直方圖，時間跨度由兩個時間光標之間的時間值確定，默認情況下光標是從最左邊到最右邊。例如，如果波形是在兩個狀態躍變的，那么其直方圖將包括兩個波峰。分析方法將嘗試識別包含了最大的數據密度的這兩組數據。于是，和這兩組相關聯的最大概率的狀態將被計算出來，以決定基頂和基底。基頂相對應于上部的最大概率位置，基底相對應于下部的最大概率位置。
圖一 示波器中一些常用測量參數的算法定義
一旦確定了基頂值和基底值，上升時間和下降時間的計算就很容易了。基頂值減去基底值就是幅值，幅值的90%和10%的門限電平之間的時間間隔就是上升時間。 如果用rise@level,可以選擇上升時間的門限電壓。如果選擇絕對設置，上升時間和下降時間的計算就是測量在上升沿或下降沿上兩個交叉點的時間間隔。但是，如果選擇了相對設置，在基頂線和基底線之間的垂直間隔被一個百分比分割（base=0%,top=100%），這樣來決定交叉點的垂直位置，在上升沿和下降沿上的交叉點之間的時間間隔被計算出來以得到上升時間和下降時間。
頂部和底部樣本數的多少會影響到基頂和基底確定的準確性。如果示波器上只一個時鐘周期，頂部和底部的樣本數很少，如果時鐘信號上有一點點的過沖或下沖就會影響到直方圖的分布的最大概率狀態的確定。因此，在測量時鐘我們建議屏幕上采集的周期數盡量多一些。至此，上面的問題的答案已是不言而喻的了。
值得說明的是，有時候示波器的參數下方的狀態顯示中有 的圖標，脈沖上的一個十字表示示波器不能夠確定基頂和基底,但是，測量仍然是有效的。[page]
頂部和底部樣本數的多少會影響到基頂和基底確定的準確性。如果示波器上只一個時鐘周期，頂部和底部的樣本數很少，如果時鐘信號上有一點點的過沖或下沖就會影響到直方圖的分布的最大概率狀態的確定。因此，在測量時鐘我們建議屏幕上采集的周期數盡量多一些。至此，上面的問題的答案已是不言而喻的了。
值得說明的是，有時候示波器的參數下方的狀態顯示中有 的圖標，脈沖上的一個十字表示示波器不能夠確定基頂和基底,但是，測量仍然是有效的。[page]
圖二 一些時間參數的定義
象寬度、周期和延遲這樣的時間參數都在中間線處測量（圖二）。中間線位于基底線和基頂線的中間位置（50%）。時間參數的計算依賴于觀察窗內包含的周期的數量。如果周期的數量不是整數，參數的測量，如有效值（RMS）或均值（MEAN）這樣的參數）是有誤差的。為避免這種偏差，儀器使用周期參數，包括crms 和cmean，這些參數強迫在整數個周期內進行計算。
在示波器水平軸測量中有一個常被忽略的選項叫Hysteresis（磁滯）。 Hysteresis選項利用了電平之上或之下的限制，這能防止測量到噪聲或其它干擾。Hysteresis的設置以milli-divisions（千分之一格）為單位指定，其設置的原則是：
1. Hysteresis 必須大于您希望忽略掉的最大噪聲尖峰。
2.可用的最大Hysteresis 值小于從電平到最近的波形極值的距離。
3.除非您知道將在任何周期內發生的最大的噪聲和最近的極值電平，否則就在電平的兩側留出余量。
圖三所示為測試頻率為61.44MHz時鐘的TIE@lv參數，但PLL在計算頻率時得到的結果為5.334099599GHz,這是因為缺省時Hystersis系數為500mdiv（即0.5格），示波器中將時鐘上升沿和下降沿的回鉤都當作了是一個個小的脈沖來計算頻率，TIE@lv的測試結果也當然錯了。
在示波器水平軸測量中有一個常被忽略的選項叫Hysteresis（磁滯）。 Hysteresis選項利用了電平之上或之下的限制，這能防止測量到噪聲或其它干擾。Hysteresis的設置以milli-divisions（千分之一格）為單位指定，其設置的原則是：
1. Hysteresis 必須大于您希望忽略掉的最大噪聲尖峰。
2.可用的最大Hysteresis 值小于從電平到最近的波形極值的距離。
3.除非您知道將在任何周期內發生的最大的噪聲和最近的極值電平，否則就在電平的兩側留出余量。
圖三所示為測試頻率為61.44MHz時鐘的TIE@lv參數，但PLL在計算頻率時得到的結果為5.334099599GHz,這是因為缺省時Hystersis系數為500mdiv（即0.5格），示波器中將時鐘上升沿和下降沿的回鉤都當作了是一個個小的脈沖來計算頻率，TIE@lv的測試結果也當然錯了。
圖三 使用TIE的缺省設置，Hysteresis值為500mdiv
由于時鐘邊沿存在回溝，所以必須增大磁滯系數，在圖四中修改為2div，如下所示，這時示波器找到了正確的頻率61.44MHz，TIE抖動的峰峰值為P5=495ps，有效值為P1的sdev 等于141ps。
圖四 修改TIE的Hystersis設置
在應用一些參數進行測量時，我們都應知道這些參數在示波器中是怎樣定義的，了解每一個設置菜單是什么含義，養成“知其所以然”的好習慣。
