- 混合集成電路的EMC技術(shù)方案
- 采用傳導(dǎo)耦合方式和輻射耦合方式
- 須在高頻或敏感電路的鄰近設(shè)置一根地線
本文詳細(xì)闡述了混合集成電路電磁干擾產(chǎn)生的原因,并結(jié)合混合集成電路的工藝特點(diǎn)提出了系統(tǒng)電磁兼容設(shè)計(jì)中應(yīng)注意的問題和采取的具體措施,為提高混合集成電 路的電磁兼容性奠定了基礎(chǔ)。
文章創(chuàng)新點(diǎn):從提高系統(tǒng)電磁兼容性出發(fā),結(jié)合混合集成電路工藝特點(diǎn),提出了在混合集成電路設(shè)計(jì)中應(yīng)注意的問題和采取的具體措施。
1引言
混合集成電路(Hybrid Integrated Circuit)是由半導(dǎo)體集成工藝與厚(薄)膜工藝結(jié)合而制成的集成電路。混合集成電路是在基片上用成膜方法制作厚膜或薄膜元件及其互連線,并在同一基片上將分立的半導(dǎo)體芯片、單片集成電路或微型元件混合組裝,再外加封裝而成。具有組裝密度大、可靠性高、電性能好等特點(diǎn)。
隨著電路板尺寸變小、布線密度加大以及工作頻率的不斷提高,電路中的電磁干擾現(xiàn)象也越來越突出,電磁兼容問題也就成為一個電子系統(tǒng)能否正常工作的關(guān)鍵。電路板的電磁兼容設(shè)計(jì)成為系統(tǒng)設(shè)計(jì)的關(guān)鍵。
2電磁兼容原理
電磁兼容是指電子設(shè)備和電源在一定的電磁干擾環(huán)境下正常可靠工作的能力,同時也是電子設(shè)備和電源限制自身產(chǎn)生電磁干擾和避免干擾周圍其它電子設(shè)備的能力。
任何一個電磁干擾的發(fā)生必須具備三個基本條件:首先要具備干擾源,也就是產(chǎn)生有害電磁場的裝置或設(shè)備;其次是要具有傳播干擾的途徑,通常認(rèn)為有兩種方式:傳導(dǎo)耦合方式和輻射耦合方式,第三是要有易受干擾的敏感設(shè)備。因此,解決電磁兼容性問題應(yīng)針對電磁干擾的三要素,逐一進(jìn)行解決:減小干擾發(fā)生元件的干擾強(qiáng)度;切斷干擾的傳播途徑;降低系統(tǒng)對干擾的敏感程度。
混合集成電路設(shè)計(jì)中存在的電磁干擾有:傳導(dǎo)干擾、串音干擾以及輻射干擾。在解決EMI問題時,首先應(yīng)確定發(fā)射源的耦合途徑是傳導(dǎo)的、輻射的,還是串音。如果一個高幅度的瞬變電流或快速上升的電壓出現(xiàn)在靠近載有信號的導(dǎo)體附近,電磁干擾的問題主要是串音。如果干擾源和敏感器件之間有完整的電路連接,則是傳導(dǎo)干擾。而在兩根傳輸高頻信號的平行導(dǎo)線之間則會產(chǎn)生輻射干擾。
3電磁兼容設(shè)計(jì)
在混合集成電路電磁兼容性設(shè)計(jì)時首先要做功能性檢驗(yàn),在方案已確定的電路中檢驗(yàn)電磁兼容性指標(biāo)能否滿足要求,若不滿足就要修改參數(shù)來達(dá)到指標(biāo),如發(fā)射功率、工作頻率、重新選擇器件等。其次是做防護(hù)性設(shè)計(jì),包括濾波、屏蔽、接地與搭接設(shè)計(jì)等。第三是做布局的調(diào)整性設(shè)計(jì),包括總體布局的檢驗(yàn),元器件及導(dǎo)線的布局檢驗(yàn)等。通常,電路的電磁兼容性設(shè)計(jì)包括:工藝和部件的選擇、電路布局及導(dǎo)線的布設(shè)等。
3.1工藝和部件的選取
混合集成電路有三種制造工藝可供選擇,單層薄膜、多層厚膜和多層共燒厚膜。薄膜工藝能夠生產(chǎn)高密度混合電路所需的小尺寸、低功率和高電流密度的元器件,具有高質(zhì)量、穩(wěn)定、可靠和靈活的特點(diǎn),適合于高速高頻和高封裝密度的電路中。但只能做單層布線且成本較高。多層厚膜工藝能夠以較低的成本制造多層互連電路, 從電磁兼容的角度來說,多層布線可以減小線路板的電磁輻射并提高線路板的抗干擾能力。因?yàn)榭梢栽O(shè)置專門的電源層和地層,使信號與地線之間的距離僅為層間距離。這樣,板上所有信號的回路面積就可以降至最小,從而有效減小差模輻射。
其中多層共燒厚膜工藝具有更多的優(yōu)點(diǎn),是目前無源集成的主流技術(shù)。它可以實(shí)現(xiàn)更多層的布線,易于內(nèi)埋元器件,提高組裝密度,具有良好的高頻特性和高速傳輸特性。此外,與薄膜技術(shù)具有良好的兼容性,二者結(jié)合可實(shí)現(xiàn)更高組裝密度和更好性能的混合多層電路。
混合電路中的有源器件一般選用裸芯片,沒有裸芯片時可選用相應(yīng)的封裝好的芯片,為得到最好的EMC特性,盡量選用表貼式芯片。選擇芯片時在滿足產(chǎn)品技術(shù)指標(biāo)的前提下,盡量選用低速時鐘。在HC能用時絕不使用AC,CMOS4000能行就不用HC。電容應(yīng)具有低的等效串聯(lián)電阻,這樣可以避免對信號造成大的衰減。
混合電路的封裝可采用可伐金屬的底座和殼蓋,平行縫焊,具有很好的屏蔽作用。
3.2電路的布局
在進(jìn)行混合微電路的布局劃分時,首先要考慮三個主要因素:輸入/輸出引腳的個數(shù),器件密度和功耗。一個實(shí)用的規(guī)則是片狀元件所占面積為基片的20%,每平方英寸耗散功率不大于2W。
在器件布置方面,原則上應(yīng)將相互有關(guān)的器件盡量靠近,將數(shù)字電路、模擬電路及電源電路分別放置,將高頻電路與低頻電路分開。易產(chǎn)生噪聲的器件、小電流電路、大電流電路等應(yīng)盡量遠(yuǎn)離邏輯電路。對時鐘電路和高頻電路等主要干擾和輻射源應(yīng)單獨(dú)安排,遠(yuǎn)離敏感電路。輸入輸出芯片要位于接近混合電路封裝的I/O出口處。
高頻元器件盡可能縮短連線,以減少分布參數(shù)和相互間的電磁干擾,易受干擾元器件不能相互離得太近,輸入輸出盡量遠(yuǎn)離。震蕩器盡可能靠近使用時鐘芯片的位置,并遠(yuǎn)離信號接口和低電平信號芯片。元器件要與基片的一邊平行或垂直,盡可能使元器件平行排列,這樣不僅會減小元器件之間的分布參數(shù),也符合混合電路的制造工藝,易于生產(chǎn)。
在混合電路基片上電源和接地的引出焊盤應(yīng)對稱布置,最好均勻地分布許多電源和接地的I/O連接。裸芯片的貼裝區(qū)連接到最負(fù)的電位平面。
在選用多層混合電路時,電路板的層間安排隨著具體電路改變,但一般具有以下特征。
(1)電源和地層分配在內(nèi)層,可視為屏蔽層,可以很好地抑制電路板上固有的共模RF干擾,減小高頻電源的分布阻抗。
(2)板內(nèi)電源平面和地平面盡量相互鄰近,一般地平面在電源平面之上,這樣可以利用層間電容作為電源的平滑電容,同時接地平面對電源平面分布的輻射電流起到屏蔽作用。
(3)布線層應(yīng)盡量安排與電源或地平面相鄰以產(chǎn)生通量對消作用。
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3.3導(dǎo)線的布局
在電路設(shè)計(jì)中,往往只注重提高布線密度,或追求布局均勻,忽視了線路布局對預(yù)防干擾的影響,使大量的信號輻射到空間形成干擾,可能會導(dǎo)致更多的電磁兼容問題。因此,良好的布線是決定設(shè)計(jì)成功的關(guān)鍵。
3.3.1地線的布局
地線不僅是電路工作的電位參考點(diǎn),還可以作為信號的低阻抗回路。地線上較常見的干擾就是地環(huán)路電流導(dǎo)致的地環(huán)路干擾。解決好這一類干擾問題,就等于解決了大部分的電磁兼容問題。地線上的噪音主要對數(shù)字電路的地電平造成影響,而數(shù)字電路輸出低電平時,對地線的噪聲更為敏感。地線上的干擾不僅可能引起電路的誤動作,還會造成傳導(dǎo)和輻射發(fā)射。因此,減小這些干擾的重點(diǎn)就在于盡可能地減小地線的阻抗(對于數(shù)字電路,減小地線電感尤為重要)。
地線的布局要注意以下幾點(diǎn):
(1)根據(jù)不同的電源電壓,數(shù)字電路和模擬電路分別設(shè)置地線。
(2)公共地線盡可能加粗。在采用多層厚膜工藝時,可專門設(shè)置地線面,這樣有助于減小環(huán)路面積,同時也降低了接受天線的效率。并且可作為信號線的屏蔽體。
(3)應(yīng)避免梳狀地線,這種結(jié)構(gòu)使信號回流環(huán)路很大,會增加輻射和敏感度,并且芯片之間的公共阻抗也可能造成電路的誤操作。
(4)板上裝有多個芯片時,地線上會出現(xiàn)較大的電位差,應(yīng)把地線設(shè)計(jì)成封閉環(huán)路,提高電路的噪聲容限。
(5)同時具有模擬和數(shù)字功能的電路板,模擬地和數(shù)字地通常是分離的,只在電源處連接。
3.3.2電源線的布局
一般而言,除直接由電磁輻射引起的干擾外,經(jīng)由電源線引起的電磁干擾最為常見。因此電源線的布局也很重要,通常應(yīng)遵守以下規(guī)則。
(1)電源線盡可能靠近地線以減小供電環(huán)路面積,差模輻射小,有助于減小電路交擾。不同電源的供電環(huán)路不要相互重疊。
(2)采用多層工藝時,模擬電源和數(shù)字電源分開,避免相互干擾。不要把數(shù)字電源與模擬電源重疊放置,否則就會產(chǎn)生耦合電容,破壞分離度。
(3)電源平面與地平面可采用完全介質(zhì)隔離,頻率和速度很高時,應(yīng)選用低介電常數(shù)的介質(zhì)漿料。電源平面應(yīng)靠近接地平面,并安排在接地平面之下,對電源平面分布的輻射電流起到屏蔽作用。
(4)芯片的電源引腳和地線引腳之間應(yīng)進(jìn)行去耦。去耦電容采用0.01uF的片式電容,應(yīng)貼近芯片安裝,使去耦電容的回路面積盡可能減小。
(5)選用貼片式芯片時,盡量選用電源引腳與地引腳靠得較近的芯片,可以進(jìn)一步減小去耦電容的供電回路面積,有利于實(shí)現(xiàn)電磁兼容。
3.3.3信號線的布局
在使用單層薄膜工藝時,一個簡便適用的方法是先布好地線,然后將關(guān)鍵信號,如高速時鐘信號或敏感電路靠近它們的地回路布置,最后對其它電路布線。信號線的布置最好根據(jù)信號的流向順序安排,使電路板上的信號走向流暢。
如果要把EMI減到最小,就讓信號線盡量靠近與它構(gòu)成的回流信號線,使回路面積盡可能小,以免發(fā)生輻射干擾。低電平信號通道不能靠近高電平信號通道和無濾波的電源線,對噪聲敏感的布線不要與大電流、高速開關(guān)線平行。如果可能,把所有關(guān)鍵走線都布置成帶狀線。不相容的信號線(數(shù)字與模擬、高速與低速、大電流與小電流、高電壓與低電壓等)應(yīng)相互遠(yuǎn)離,不要平行走線。信號間的串?dāng)_對相鄰平行走線的長度和走線間距極其敏感,所以盡量使高速信號線與其它平行信號線間距拉大且平行長度縮小。
導(dǎo)帶的電感與其長度和長度的對數(shù)成正比,與其寬度的對數(shù)成反比。因此,導(dǎo)帶要盡可能短,同一元件的各條地址線或數(shù)據(jù)線盡可能保持長度一致,作為電路輸入輸出的導(dǎo)線盡量避免相鄰平行,最好在之間加接地線,可有效抑制串?dāng)_。低速信號的布線密度可以相對大些,高速信號的布線密度應(yīng)盡量小。
在多層厚膜工藝中,除了遵守單層布線的規(guī)則外還應(yīng)注意:
<text-stroke-width: 0px"> 盡量設(shè)計(jì)單獨(dú)的地線面,信號層安排與地層相鄰。不能使用時,必須在高頻或敏感電路的鄰近設(shè)置一根地線。分布在不同層上的信號線走向應(yīng)相互垂直,這樣可以減少線間的電場和磁場耦合干擾;同一層上的信號線保持一定間距,最好用相應(yīng)地線回路隔離,減少線間信號串?dāng)_。每一條高速信號線要限制在同一層上。信號線不要離基片邊緣太近,否則會引起特征阻抗變化,而且容易產(chǎn)生邊緣場,增加向外的輻射。
3.3.4時鐘線路的布局
時鐘電路在數(shù)字電路中占有重要地位,同時又是產(chǎn)生電磁輻射的主要來源。一個具有2ns上升沿的時鐘信號輻射能量的頻譜可達(dá)160MHz。因此設(shè)計(jì)好時鐘電路是保證達(dá)到整個電路電磁兼容的關(guān)鍵。關(guān)于時鐘電路的布局,有以下注意事項(xiàng):
(1)不要采用菊花鏈結(jié)構(gòu)傳送時鐘信號,而應(yīng)采用星型結(jié)構(gòu),即所有的時鐘負(fù)載直接與時鐘功率驅(qū)動器相互連接。
(2)所有連接晶振輸入/輸出端的導(dǎo)帶盡量短,以減少噪聲干擾及分布電容對晶振的影響。
(3)晶振電容地線應(yīng)使用盡量寬而短的導(dǎo)帶連接至器件上;離晶振最近的數(shù)字地引腳,應(yīng)盡量減少過孔。
4結(jié)束語
本文詳細(xì)闡述了混合集成電路電磁干擾產(chǎn)生的原因,并結(jié)合混合集成電路的工藝特點(diǎn)提出了系統(tǒng)電磁兼容設(shè)計(jì)中應(yīng)注意的問題和采取的具體措施,為提高混合集成電路的電磁兼容性奠定了基礎(chǔ)。
文章創(chuàng)新點(diǎn):從提高系統(tǒng)電磁兼容性出發(fā),結(jié)合混合集成電路工藝特點(diǎn),提出了在混合集成電路設(shè)計(jì)中應(yīng)注意的問題和采取的具體措施。
