【導讀】鎖相環（PLL）是一種反饋系統，其中電壓控制振蕩器（VCO）和相位比較器相互連接，使得振蕩器可以相對于參考信號維持恒定的相位角度。在使用PLL的過程中您都遇到過哪些問題呢？
ADI智庫新上線的文檔整理了PLL應用中的常見問題，包含PLL芯片接口相關問題、PLL芯片性能相關問題、PLL的調試以及如何為設計選擇合適的PLL芯片等問題。在這里，掃描二維碼可免費獲取哦~
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1 參考晶振有哪些要求？該如何選擇參考源？
波形：可以使正弦波，也可以為方波。
功率：滿足參考輸入靈敏度的要求。
穩定性：通常用 TCXO，穩定性要求< 2 ppm。這里給出幾種參考的穩定性指標和相位噪聲指標。
頻率范圍： ADI 提供的 PLL 產品也可以工作在低于最小的參考輸入頻率下，條件是輸入信號的轉換速率要滿足給定的要求。
建議
在PLL 頻率綜合器的設計中，我們推薦使用溫度補償型晶振（TCXO）。在需要微調參考的情況下使用 VCXO，需要注意 VCXO 靈敏度比較小，比如 100Hz/V，所以設計環路濾波器的帶寬不能很大（比如 200Hz），否則構成濾波器的電容將會很大，而電阻會很小。普通有源晶振，由于其溫度穩定性差，在高精度的頻率設計中不推薦使用。
2 鎖相環系統的相位噪聲來源有哪些？減小相位噪聲的措施有哪些？
參考晶振（TCXO，VCXO）和 R 分頻，PLL 電荷泵，壓控振蕩器（VCO），N 分頻。鎖相環系統的相位噪聲來源于四個部分，參考輸入，反饋分頻 1/N，電荷泵，VCO，這四部分貢獻項可以用公式來表示。
鎖相環相位噪聲貢獻項模型
……（公式解說請掃描二維碼下載完整文檔查看）
減小相位噪聲的措施：
（1）增大鑒相頻率（N 變?。?/div>
（2）縮小環路帶寬（限制噪聲）
（3）增大電荷泵電流（Kd）
（4）參考晶振選用更低噪聲的產品。
如果在頻譜分析儀上測出的單邊帶相位噪聲曲線的轉折頻率大于設計的環路帶寬，說明系統的噪聲太大，應該檢查參考晶振，電荷泵的電流，PLL Core Power Level。
3 頻繁地開關鎖相環芯片的電源會對鎖相環有何影響？
不建議頻繁地開關鎖相環的電源，這可能會使芯片暫時進入一種不穩定的電源狀態（下電時電容瀉放電荷不充分，上電時電容充電不充分），從而導致鎖相環不能鎖定。如果產品要求如此，則可使用芯片資料中提到的“CE pin method”來對芯片進行上電和下電。
4 到底用小數分頻好還是整數分頻好？
從相噪性能上看，小數分頻鎖相環可以工作在較高的鑒相頻率，分頻系數 N 小，在較小信道間隔的應用中，與整數分頻的鎖相環相比，可以獲得較好的帶內相位噪聲。這時，小數分頻的鎖相環是首選。但是如果是單頻或者信道間隔很大（>幾百 kHz）的應用，小數分頻的這種低相噪優勢并不明顯。整數分頻的鎖相環同樣可以達到高鑒相頻率，低相噪的目的，甚至會超過小數分頻的鎖相環。另外也需要考慮由于采用了雜散補償電路，所以該電路會增加環內的相位噪聲。
從雜散性能上看，在較小的信道間隔（<10kHz）上，小數分頻鎖相環遠遠好于整數分頻鎖相環，為什么呢？（請掃描二維碼下載完整文檔查看）
5 環路濾波器采用有源濾波器還是無源濾波器？
有源濾波器因為采用放大器而引入噪聲，所以采用有源濾波器的 PLL 產生的頻率的相位噪聲性能會比采用無源濾波器的 PLL 輸出差。因此在設計中我們盡量選用無源濾波器。其中三階無源濾波器是最常用的一種結構。PLL 頻率合成器的電荷泵電壓 Vp 一般取 5V 或者稍高，電荷泵電流通過環路濾波器積分后的最大控制電壓低于 Vp 或者接近 Vp。
如果VCO/VCXO 的控制電壓在此范圍之內，無源濾波器完全能夠勝任；如果VCO/VCXO 的控制電壓超出了 Vp，或者非常接近 Vp 的時候，就需要用有源濾波器。在對環路誤差信號進行濾波的同時，也提供一定的增益，從而調整VCO/VCXO控制電壓到合適的范圍。
那么如何選擇有源濾波器的放大器呢？這類應用主要關心一下的技術指標：
● 低失調電壓（Low Offset Voltage） [通常小于 500uV]
● 低偏流（Low Bias Current） [通常小于 50pA]
如果是單電源供電，需要考慮使用軌到軌（Rail-to-Rail）輸出型放大器。
PLL更多常見問題
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