【導(dǎo)讀】鎖相環(huán) (PLL) 和壓控振蕩器 (VCO) 輸出特定頻率的RF信號(hào)，理想情況下此信號(hào)應(yīng)當(dāng)是輸出中的唯一信號(hào)。但事實(shí)上，輸出中存在干擾雜散信號(hào)和相位噪聲。本文討論最麻煩的雜散信號(hào)之一——整數(shù)邊界雜散——的仿真與消除。
僅可工作在鑒頻鑒相器參考頻率整數(shù)倍的PLL和VCO組合 (PLL/VCO) 稱為整數(shù)N分頻PLL。具有更精細(xì)頻率步進(jìn)的PLL/VCO稱為小數(shù)N分頻PLL。小數(shù)N分頻PLL/VCO靈活性更高，使用更廣。小數(shù)N分頻PLL能以參考速率調(diào)制PLL中的反饋路徑，從而實(shí)現(xiàn)該目標(biāo)。小數(shù)N分頻PLL/VCO相比鑒相器參考頻率雖然具有更為精細(xì)的頻率步進(jìn)，但它會(huì)產(chǎn)生稱為整數(shù)邊界雜散 (IBS) 的雜散輸出。整數(shù)邊界雜散發(fā)生在PLL鑒頻鑒相器參考（或比較）頻率 (fPFD) 的整數(shù)倍（1、2、3 … 20、21 …）之處。例如，假設(shè)fPFD = 100 MHz，則整數(shù)邊界雜散將位于100 MHz、200 MHz、300 MHz … 2000 MHz、2100 MHz。在所需VCO輸出信號(hào)為2001 MHz的系統(tǒng)中，IBS將位于2000 MHz——相比所需信號(hào)偏移1 MHz。由于PLL系統(tǒng)的有效采樣，這種偏移1 MHz的IBS混疊至所需信號(hào)的兩側(cè)。因此，當(dāng)所需輸出為2001 MHz時(shí)，雜散信號(hào)將位于2000 MHz和2002 MHz。
整數(shù)邊界雜散不受歡迎的兩個(gè)主要原因：
● 如果它們距離載波（期望信號(hào)）頻偏小，則IBS功率會(huì)對(duì)相位噪聲積分產(chǎn)生貢獻(xiàn)。
● 如果它們距離載波（期望信號(hào)）頻偏大，則IBS將調(diào)制/解調(diào)相鄰?fù)ǖ乐聊繕?biāo)通道，導(dǎo)致系統(tǒng)失真。
在某些系統(tǒng)中，高整數(shù)邊界雜散會(huì)導(dǎo)致部分輸出通道無(wú)法使用。如果某個(gè)系統(tǒng)在特定頻譜帶寬內(nèi)有1000個(gè)通道，并且10% 通道內(nèi)的雜散信號(hào)高于某個(gè)功率水平，那么這100個(gè)通道可能無(wú)法使用。在頻譜帶寬成本高昂的協(xié)議中，如果有10%的通道不可用，那么這將是一種浪費(fèi)。
當(dāng)整數(shù)邊界離開目標(biāo)輸出頻率而落在PLL帶寬內(nèi)的時(shí)候，整數(shù)邊界雜散最強(qiáng)。也就是說，如果輸出頻率為2000.01 MHz，并且環(huán)路帶寬為50 kHz，則IBS最大。隨著輸出頻率遠(yuǎn)離整數(shù)邊界，IBS功率也隨之以可計(jì)算和可重復(fù)的形式下降。ADI公司的全新免費(fèi)仿真器——ADIsimFrequencyPlanner™——采用這種可預(yù)測(cè)的特性來精確仿真整數(shù)邊界雜散功率（及其它）。
圖1顯示了最差情況下的整數(shù)邊界雜散功率，此時(shí)各輸出頻率范圍為1900 MHz至2150 MHz（1 MHz步進(jìn)頻率）。可以看到，在2001 MHz時(shí)，最差情況IBS功率為 –70 dBc（載波功率以下70 dB）。在2000 MHz處沒有IBS，因?yàn)檩敵鲱l率落在整數(shù)邊界上。IBS功率隨著載波遠(yuǎn)離整數(shù)邊界而下降，直到載波開始接近下一個(gè)整數(shù)邊界。
落在兩個(gè)整數(shù)邊界（圖1中的2049 MHz和2051 MHz）之間的一半處的雜散信號(hào)，屬于二階整數(shù)邊界雜散。二階整數(shù)邊界雜散出現(xiàn)在整數(shù)邊界之間的一半位置。通常情況下，二階IBS比一階IBS低10 dB至20 dB。ADIsimFrequencyPlanner可以仿真一階、二階、三階、四階和五階整數(shù)邊界雜散。
圖1. 1900 MHz至2150 MHz范圍內(nèi)各輸出頻率的最差情況整數(shù)邊界雜散功率（1 MHz頻率步進(jìn)；100 kHz環(huán)路帶寬；HMC830）。
假設(shè)某個(gè)調(diào)制方案聲明整數(shù)邊界雜散功率高于 –80 dBc的通道不可用；那么，圖1中大約有10% 的通道將不再可用。為了解決這個(gè)問題，ADIsimFrequencyPlanner可以優(yōu)化PLL/VCO配置以便降低（并且在大多數(shù)情況下消除）整數(shù)邊界雜散。前文提到整數(shù)邊界雜散發(fā)生在PFD頻率的整數(shù)倍之處，并且在靠近載波頻率時(shí)最大。如果可以改變PFD頻率，使PFD頻率的整數(shù)倍落在足夠大的載波頻率偏移頻率處，那么IBS功率將下降至不會(huì)產(chǎn)生問題的水平。這就是ADIsimFrequencyPlanner算法所做的事情——ADIsimFrequencyPlanner計(jì)算一階到五階整數(shù)邊界雜散的相對(duì)功率，并找到最優(yōu)解決方案，使VCO輸出的整數(shù)邊界雜散最低。
如何改變PFD頻率？一般而言，在PLL/VCO系統(tǒng)中，PFD頻率是固定的。然而，對(duì)于大部分可編程時(shí)鐘分配源、PLL參考輸入分頻器和PLL小數(shù)N分頻調(diào)制器架構(gòu)來說，現(xiàn)在可以輕松改變每個(gè)輸出通道的PFD頻率了。
在推薦的解決方案中，我們采用新型時(shí)鐘生成和分配芯片HMC7044。HMC7044具有14個(gè)超低噪聲輸出，每個(gè)輸出均集成可編程分頻器。通過將這些輸出之一連接到PLL參考輸入，然后對(duì)輸出分頻器按需進(jìn)行編程，則參考頻率陣列便可用于PLL。
HMC7044是時(shí)鐘分配系統(tǒng)，可用于針對(duì)ADC、DAC和其它系統(tǒng)元件采用多種同步時(shí)鐘的應(yīng)用。無(wú)需那么多輸出的較簡(jiǎn)單應(yīng)用可以使用更為簡(jiǎn)單的替代方案，比如HMC832 或 ADF4351——這兩款器件均為集成式PLL和VCO芯片。
然后，在PLL參考輸入端，參考輸入分頻器（R分頻器）可按需編程，將可用參考頻率陣列分為更大的PFD頻率陣列（PFD頻率是R分頻器輸出端的頻率）。多虧了PLL內(nèi)置的高階小數(shù)N分頻調(diào)制器，改變PFD頻率不會(huì)妨礙得到所需的輸出頻率。此外，PLL的可編程電荷泵電流可用來補(bǔ)償PFD頻率的變化，因此可以保持恒定環(huán)路帶寬。
圖2. PFD頻率選擇框圖。
示例：
其中：
ICP = 可編程電荷泵電流；
fPFD = PLL PFD頻率；
N = PLL小數(shù)N分頻值；
RFOUT = VCO輸出頻率/載波頻率/目標(biāo)信號(hào)
可編程電荷泵電流的變化方向與PFD頻率相反——PFD頻率增加則電荷泵電流下降。這是為了保持環(huán)路濾波器的動(dòng)態(tài)恒定。
使用ADIsimFrequencyPlanner時(shí)，用戶輸入所需的輸出頻率范圍、步進(jìn)大小、PFD頻率和參考頻率限制條件，以及環(huán)路濾波器參數(shù)。用戶還可選擇可用的時(shí)鐘發(fā)生器輸出分頻器和PLL參考輸入分頻器。隨后，ADIsimFrequencyPlanner逐一對(duì)目標(biāo)頻率進(jìn)行分析，并根據(jù)可用PFD頻率陣列計(jì)算最優(yōu)PFD頻率。然后，ADIsimFrequencyPlanner將所需的分頻器設(shè)置和電荷泵電流返回至用戶。數(shù)據(jù)可輕松導(dǎo)出至查找表中，供最終應(yīng)用的固件讀取，然后相應(yīng)編程HMC7044和PLL/VCO。ADIsimFrequencyPlanner還可生成一系列照片，向用戶顯示發(fā)生了什么。
在圖3中，用戶使用了與圖1相同的配置，不同的是這次PFD頻率通過改變HMC7044輸出分頻器和PLL參考輸入分頻器而優(yōu)化。未優(yōu)化的仿真如圖中灰色部分所示，供對(duì)比。
圖3. 與圖1相同的輸出配置，不過這次優(yōu)化了PFD頻率。
由圖3可見，在輸出范圍內(nèi)（1900 MHz至2150 MHz，1 MHz步進(jìn)），所有整數(shù)邊界雜散現(xiàn)在都低于 –95 dBc。這表示性能有了大幅提升，并且目標(biāo)輸出有極高的百分比具有相同的高質(zhì)量。
將ADIsimFrequencyPlanner應(yīng)用到寬帶VCO
在測(cè)量ADIsimFrequencyPlanner精度和有效性的實(shí)驗(yàn)中，將部分ADI高性能器件放在一起，并在實(shí)驗(yàn)室中進(jìn)行評(píng)估。該實(shí)驗(yàn)需要用到下列器件：
● HMC7044 clock generation and distribution:
○ 高達(dá)3.2 GHz輸出。
○ J符合JESD204B標(biāo)準(zhǔn)。
○ 超低噪聲（抖動(dòng)低于50 fs，12 kHz至20 MHz）。
○ –142 dBc/Hz（偏移983.04 MHz輸出800 kHz）。
○ 6個(gè)可編程輸出。
● 集成式PLL和VCO ADF5355：
○ RF輸入高達(dá)8 GHz。
○ 100 MHz最大PFD頻率。
○ –233 dBc/Hz歸一化相位噪底。
● 超低噪聲PLL HMC704：
○ RF輸入高達(dá)8 GHz。
○ 100 MHz最大PFD頻率。
○ –233 dBc/Hz歸一化相位噪底。
雖然ADF5355內(nèi)部集成PLL，但是使用HMC704從外部鎖定ADF5355 VCO。這樣做有兩個(gè)主要好處：
1. 總相位噪聲得益于ADF5355業(yè)界領(lǐng)先的VCO相位噪聲性能，以及得益于HMC704業(yè)界領(lǐng)先的PLL相位噪聲性能。
2. 隔離VCO和PLL可減少干擾信號(hào)耦合，從而降低雜散信號(hào)的功率。
ADIsimFrequencyPlanner用來優(yōu)化4800 MHz至6300 MHz范圍的輸出，步進(jìn)為250 kHz（6000次步進(jìn)）。在每個(gè)步進(jìn)處，最優(yōu)分頻器設(shè)置（因而PFD頻率也最優(yōu)）和電荷泵電流編程至HMC7044、ADF5355和HMC704。一旦器件編程并產(chǎn)生步進(jìn)，頻譜分析儀便測(cè)量載波功率、一階和二階整數(shù)邊界雜散的功率。頻譜分析儀采用極為狹窄的頻率范圍和分辨率帶寬——即便如此，在大部分通道中僅測(cè)量噪聲，因?yàn)檎麛?shù)邊界雜散功率低于儀器的噪底。
以下測(cè)量為PFD頻率限制在60 MHz至100 MHz范圍內(nèi)的時(shí)候測(cè)得。環(huán)路帶寬和相位裕量分別為17 kHz和49.6°。
圖4顯示了HMC7044、ADF5355和HMC704解決方案的測(cè)量和仿真結(jié)果。
● 仿真和測(cè)量6000個(gè)輸出通道。
● 大部分整數(shù)邊界雜散都在 –120 dBc附近仿真。這低于頻譜分析儀的噪底，因而僅測(cè)量噪聲。
● 大部分頻率的雜散低于 –100 dBc！典型要求是 –70 dBc至 –80 dBc。
● 優(yōu)化不改進(jìn)IBS的唯一區(qū)域是低于2 MHz寬的部分，并且發(fā)生在2 × HMC7044主機(jī)時(shí)鐘處——在該頻率下，沒有任何分頻器組合可以改善IBS性能。下文提供替代解決方案。
圖4. HMC7044、ADF5355和HMC704的測(cè)量與仿真結(jié)果。注意ADIsimFrequencyPlanner正確仿真了不可優(yōu)化的較窄頻率范圍。在其它大部分頻率處，測(cè)量受限于頻譜分析儀的噪底。
只有在一個(gè)非常窄的頻率范圍內(nèi)，優(yōu)化PFD頻率才無(wú)法改善IBS性能。該頻率范圍是系統(tǒng)主時(shí)鐘的兩倍（本例中為2949.12 MHz × 2 = 5898.24 MHz）。在此頻率下，如果應(yīng)用可行的話，建議將載波頻率轉(zhuǎn)換至附近更為干凈的頻率，然后將基帶頻率轉(zhuǎn)換至數(shù)字 (NCO) 以補(bǔ)償。例如，載波頻率偏移2 MHz，然后將數(shù)字基帶頻率偏移2 MHz以補(bǔ)償。此外，如果系統(tǒng)可行的話，可改變主機(jī)時(shí)鐘頻率，創(chuàng)造干凈的輸出頻率。
如果采用上述較為簡(jiǎn)單的解決方案（使用HMC832或ADF4351而非HMC7044），那么就不會(huì)產(chǎn)生任何有問題的頻率！
由圖4可以看出，ADIsimFrequencyPlanner可以：
● 精確仿真整數(shù)邊界雜散。
● 成功優(yōu)化參考源和PLL/VCO系統(tǒng)，以便實(shí)現(xiàn)出色的整數(shù)邊界雜散性能。
● 這樣可以在某個(gè)范圍內(nèi)使更多通道可用，從而提升昂貴頻譜的成本價(jià)值。
● 快速仿真寬頻率范圍。如進(jìn)行手動(dòng)處理的話，可能需要數(shù)天或數(shù)周。上文中的6000個(gè)步進(jìn)在ADIsimFrequencyPlanner中處理只需花不到1分鐘的時(shí)間。
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